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Circuito integrado Application-specific

“ASIC” vuelve a dirigir aquí. Para otras aplicaciones, vea ASIC (desambiguación).

circuito integrado application-specific (ASIC) es circuito integrado (IC) modificado para requisitos particulares para un uso particular, más bien que pensó para el uso de uso general. Por ejemplo, una viruta diseñó solamente al funcionamiento a teléfono de la célula es un ASIC.

En cambio, 7400 series y 4000 series los circuitos integrados son los bloques de edificio de la lógica que se pueden atar con alambre juntos para el uso en muchos diversos usos. El intermedio entre ASICs y los productos estándares es productos estándares específicos del uso (ASSPs).

Mientras que los tamaños de la característica se han contraído y las herramientas de diseño mejoradas sobre los años, la complejidad máxima (y por lo tanto la funcionalidad) posibles en un ASIC ha crecido a partir del 5.000 puertas sobre a 100 millones. ASICs moderno incluye a menudo el pedacito entero 32 procesadores, memoria bloques incluyendo ROM, ESPOLÓN, EEPROM, Flash y otros bloques de edificio grandes. Tal ASIC a menudo se llama un SoC (Sistema-en-uno-viruta). Los diseñadores de ASICs digital utilizan a idioma descriptivo del hardware (HDL), por ejemplo Verilog o VHDL, para describir la funcionalidad de ASICs.

Órdenes de puerta Field-programmable (FPGA) son el equivalente moderno del día de 7400 series de la lógica y a tablero para cortar el pan, contener los bloques programables de la lógica y programable interconecta que permiten que el mismo FPGA sea utilizado en muchos diversos usos. Para diseños más pequeños y/o volúmenes más bajos de la producción, FPGAs puede ser más rentable que un diseño de ASIC. Ingeniería Non-recurring el coste (el coste al sistema para arriba la fábrica para producir un ASIC particular) puede funcionar en millones de dólares.

El circuito integrado específico del uso general del término incluye FPGAs, pero la mayoría de los diseñadores utilizan ASIC solamente para no los dispositivos programables del campo (e.g. la célula o el mar estándar de puertas) y hace una distinción entre ASIC y FPGAs.

Contenido

Historia

La tecnología usada ASICs inicial del arsenal de puerta. Ferranti producido quizás el primer puerta-ponga en orden, el ULA (Arsenal de lógica sin compromiso), el alrededor an o 80. El arreglo para requisitos particulares ocurrió variando la máscara de la interconexión del metal. ULAs tenía complejidades hasta de algunas mil puertas. Versiones más últimas se generalizaron, con diversos dados bajos modificados para requisitos particulares por capas del metal y del polysilicon. Algunos dados bajos incluyen elementos del ESPOLÓN.

Diseño estándar de la célula

Artículo principal: célula estándar

En los a mediados de los años ochenta. A. el diseñador elegiría un fabricante de ASIC y pondría su diseño en ejecución usando las herramientas de diseño disponibles del fabricante. Mientras que las herramientas de diseño de los terceros estaban disponibles, no había un acoplamiento eficaz de las herramientas de diseño de los terceros a la disposición y a las características de funcionamiento reales del proceso del semiconductor de los varios fabricantes de ASIC. La mayoría de los diseñadores terminaron encima de usar las herramientas específicas de la fábrica para terminar la puesta en práctica de sus diseños. Una solución a este problema que también rindió un dispositivo mucho más alto de la densidad era la puesta en práctica de Células estándares. Cada fabricante de ASIC podría crear bloques funcionales con las características eléctricas sabidas, tales como propagación retrasa, la capacitancia y la inductancia, que se podrían también representar en herramientas de los terceros. El diseño estándar de la célula es la utilización de estos bloques funcionales para alcanzar densidad de puerta muy alta y buen funcionamiento eléctrico. Ajustes estándares del diseño de la célula entre el arsenal de puerta y el diseño de encargo completo en términos de ambos sus NRE (ingeniería Non-Recurring) y el coste componente que se repite.

Por el final de los '80, síntesis de la lógica las herramientas llegaron a estar disponibles. Tales herramientas podían compilar descripciones de HDL en un puerta-nivel netlist. Esto permitió un estilo del diseño llamado diseño de la estándar-célula. Estándar-célula Circuitos integrados (ICs) se diseñan en las etapas conceptuales siguientes, aunque estas etapas se traslapan perceptiblemente en la práctica.

Estos pasos, puestos en ejecución con un nivel de la habilidad común en la industria, producen casi siempre un dispositivo final que ponga correctamente el diseño en ejecución original, a menos que los defectos sean introducidos más adelante por el proceso físico de la fabricación.

  1. Un equipo de los ingenieros de diseño comienza con una comprensión no-formal de las funciones requeridas para un ASIC nuevo, derivadas generalmente de Análisis de requisitos.
  2. El equipo de diseño construye una descripción de un ASIC para alcanzar estas metas usando un HDL. Este proceso es análogo a escribir un programa de computadora en un idioma de alto nivel. Esto generalmente se llama el RTL (Nivel de la transferencia de registro) diseño.
  3. La conveniencia para el propósito se verifica cerca verificación funcional. Esto puede incluir las técnicas tales como simulación de la lógica, verificación formal, emulación, o creando un modelo puro equivalente del software (véase Simics, por ejemplo). Cada técnica tiene ventajas y desventajas, y varios métodos se utilizan a menudo.
  4. Síntesis de la lógica transforma el diseño de RTL en una colección grande de construcciones de nivel inferior llamadas las células estándares. Estas construcciones se toman de una biblioteca de la estándar-célula que consiste en colecciones pre-caracterizadas de puertas (tales como 2 entre ni, NAND entrado 2, los inversores, etc.). Las células estándares son típicamente específicas al fabricante previsto del ASIC. La colección que resulta de células estándares, más las conexiones eléctricas necesarias entre ellas, se llama un puerta-nivel netlist.
  5. El netlist del puerta-nivel es procesado después por a colocación filetee que pone las células estándares sobre una región que representa el ASIC final. Procura encontrar una colocación de las células estándares, conforme a una variedad de apremios especificados.
  6. encaminamiento filetee las tomas la colocación física de las células y de las aplicaciones estándares el netlist de crear las conexiones eléctricas entre ellas. Puesto que el espacio de la búsqueda es grande, este proceso producirá “una solución suficiente” más bien que “global-óptima”. La salida es un archivo de el cual puede ser utilizado crear un sistema photomasks permitir a facilidad de la fabricación del semiconductor (comúnmente llamado un “fab”) producir ICs físico.
  7. Dado la disposición final, la extracción del circuito computa las resistencias y las capacitancias parásitas. En el caso de un circuito digital, esto entonces traz más a fondo en retrasa la información, de la cual el funcionamiento del circuito puede ser estimado, generalmente por análisis estático de la sincronización. Esto, y otras pruebas finales por ejemplo comprobación de la regla del diseño y el análisis de la energía (colectivamente llamado fin de conexión) se piensa para asegurarse de que el dispositivo funcionará correctamente sobre todos los extremos del proceso, del voltaje y de la temperatura. Cuando éste que prueba es completo photomask la información se lanza para la fabricación de la viruta.

Éstos diseñan pasos (o flujo) son también campo común al diseño de producto estándar. La diferencia significativa es que el diseño estándar de la célula utiliza las bibliotecas de célula del fabricante que se han utilizado en potencialmente centenares de otras puestas en práctica del diseño y por lo tanto está de un riesgo mucho más bajo que por completo diseño de encargo. Las células estándares producen una densidad del diseño que sea rentable, y pueden también integrar los corazones y SRAM (memoria del IP de acceso al azar estática) con eficacia, desemejante de órdenes de puerta.

Diseño del arsenal de puerta

Arsenal de puerta el diseño es un método de fabricación en el cual las capas difundidas, es decir. se predefinen los transistores y otros dispositivos activos, y las obleas que contienen tales dispositivos se sostienen en la acción antes de la metalización, es decir no relacionado. El proceso físico del diseño entonces define las interconexiones del dispositivo final. Para la mayoría de los fabricantes de ASIC, esto consiste en a partir del dos a tanto como cinco capas del metal, cada funcionamiento de la capa del metal paralelo a el que está debajo de él. Los costes Non-recurring de la ingeniería son mucho más bajos pues las máscaras foto-litográficas se requieren solamente para las capas del metal, y los ciclos de la producción son mucho tan más corta que la metalización es un proceso comparativamente rápido.

El arsenal de puerta ASICs es siempre un compromiso pues traz un diseño dado sobre un qué fabricante sostuvo como una oblea común nunca da la utilización 100%. Las dificultades en encaminar la interconexión requieren a menudo la migración sobre un dispositivo más grande del arsenal con aumento consiguiente en el precio de la pieza. Estas dificultades son a menudo un resultado del software de la disposición usado para desarrollar la interconexión.

Puro, el diseño del arsenal de puerta de la lógica-solamente es puesto en ejecución raramente por los diseñadores del circuito hoy, substituido casi enteramente por los dispositivos field-programmable, por ejemplo órdenes de puerta field-programmable (FPGAs), que pueden ser programados por el usuario y ofrecer así los útiles mínimos cargan (ingeniería non-recurring (NRE)), coste marginal creciente de la pieza y funcionamiento comparable. Los órdenes de puerta se están desarrollando hoy en ASICs estructurado eso consiste en un grande Base del IP como a CPU, DSP unidad, periférico, estándar interfaces, memorias integradas SRAM, y un bloque de la lógica uncommited reconfigurable. Esta cambio está en gran parte porque los dispositivos de ASIC son capaces de integrar tales bloques grandes de la funcionalidad del sistema y el “sistema en una viruta” requiere lejos más que apenas bloques de la lógica.

En sus usos frecuentes en el campo, los términos “arsenal de puerta” y “semi-custom” son sinónimos. Uso del ingeniero de proceso más comunmente el término “semi-custom” mientras que “puerta-ponga en orden” es utilizado más comunmente por los diseñadores de la lógica (o puerta-nivel).

diseño del Lleno-costumbre

Artículo principal: Costumbre completo

Por el contrario, el diseño del lleno-costumbre ASIC define todas las capas litográficas de la foto del dispositivo. el diseño del Lleno-costumbre se utiliza para el diseño de ambos ASIC y para el diseño de producto estándar.

Las ventajas del diseño del lleno-costumbre incluyen generalmente coste componente reducido del área (y por lo tanto el repetirse), mejoras del funcionamiento, y también la capacidad de integrar componentes análogos y otro (y verificó así completamente) los componentes pre-diseñados tales como corazones del microprocesador que formen una sistema-en-viruta.

Las desventajas del diseño del lleno-costumbre pueden incluir la fabricación creciente y diseñar tiempo, costes non-recurring crecientes de la ingeniería, más complejidad en el sistema del diseño automatizado (cad) y un requisito de una habilidad mucho más alta de parte del equipo de diseño.

No obstante para los diseños digitales-solamente, las bibliotecas de célula de la “estándar-célula” junto con sistemas de cad modernos pueden ofrecer funcionamiento/beneficios de costo considerables con poco arriesgado. Las herramientas automatizadas de la disposición son rápidas y fácil utilizar y también ofrecer la posibilidad a “mano-pellizcan” u optimizan manualmente cualquier aspecto funcionamiento-limitador del diseño.

Diseño estructurada/de la plataforma

El diseño estructurado de ASIC (también referido como diseño de la plataforma ASIC) tiene diversos significados en diversos contextos. Esto es relativamente un nuevo término en la industria, que es porqué hay una cierta variación en su definición. Sin embargo, la premisa básica del estructurada/la plataforma ASIC es que la duración de ciclo de la fabricación y la duración de ciclo del diseño están reducidas compararon a ASIC cell-based en virtud allí de ser capas predefinidas del metal (así reduciendo tiempo de la fabricación) y pre-caracterización de cuál está en el silicio (así reduciendo la duración de ciclo del diseño). Una definición indica eso

En “estructuró un diseño de ASIC”, las máscara-capas de la lógica de un dispositivo son predefinidas por el vendedor de ASIC (o en algunos casos por terceros). La diferenciación y el arreglo para requisitos particulares del diseño es alcanzada creando las capas de encargo del metal que crean conexiones de encargo entre los elementos predefinidos de la lógica de la bajo-capa. La tecnología de “ASIC estructurado” se considera como tender un puente sobre el boquete entre los órdenes de puerta field-programmable y la “estándar-célula” ASIC diseña. Porque solamente una pequeña cantidad de capas de la viruta deben costumbre-ser producidas, “estructuró los diseños de ASIC” tienen gastos non-recurring mucho más pequeños (NRE) que las virutas de la “estándar-célula” o del “lleno-costumbre”, que requieren que una máscara completa fijada esté producida para cada diseño.[citación necesitada]

Ésta es con eficacia la misma definición que un arsenal de puerta.

Qué hace estructurado/la plataforma ASIC diferente de un arsenal de puerta es ése en un arsenal de puerta que las capas predefinidas del metal sirven para hacer vuelta de la fabricación más rápida. En estructurado/la plataforma ASIC la metalización predefinida es sobre todo reducir el coste de los sistemas de la máscara y también se utiliza hacer la duración de ciclo del diseño perceptiblemente más corta también. Por ejemplo, en un cell-based o puerta-ponga en orden el diseño que el usuario debe diseñar a menudo energía, reloj, y la prueba se estructura; éstos se predefinen en la mayoría estructurado/plataforma ASICs y por lo tanto pueden ahorrar tiempo y el costo para el diseñador comparado a puerta-pone en orden. Asimismo, las herramientas de diseño usadas para estructurado/Pptform ASIC pueden ser un costo substancialmente más bajo y más fáciles (más rápido) de utilizar que las herramientas cell-based, porque las herramientas no tienen que realizar todas las funciones que lo hagan las herramientas cell-based. En algunos casos, estructurado/vendedor de la plataforma ASIC requiere que las herramientas modificadas para requisitos particulares para su dispositivo (por ejemplo, síntesis física de encargo) estén utilizadas, también permitiendo para el diseño para ser traído en la fabricación más rápidamente. ChipX, Inc. y eAsic son los ejemplos de los vendedores que ofrecen esta clase de ASIC estructurado.

Un otro aspecto importante sobre estructurado/la plataforma ASIC es que permite el IP en el cual es común a los ciertos usos o segmentos de la industria “que se construirán”, más bien que “diseñado en”. Construyendo el IP directamente en la arquitectura el diseñador puede ahorrar otra vez el tiempo y el dinero comparados a diseñar el IP en un ASIC cell-based.

Altera la técnica de producir una célula estructurada ASIC donde están el mismo diseño las células que el FPGA, solamente la encaminamiento programable se substituye por la interconexión fija del alambre se llama HardCopy.[1] Estos dispositivos después no necesitan reprogramar y no se pueden reprogramar como FPGA.[citación necesitada]

Xilinx la técnica de producir a un cliente FPGA específico, de que es el 30% - el 70% menos costosos que un FPGA estándar y donde están iguales las células que el FPGA pero la capacidad programable se quita,[citación necesitada] se llama EasyPath.[1]

Bibliotecas de célula, diseño IP-basado, difícilmente y macros suaves

Bibliotecas de célula de primitivos lógicos son proporcionados generalmente por el fabricante del dispositivo como parte del servicio. Aunque no incurrirán en ningún coste adicional, su lanzamiento será cubierto por los términos de a acuerdo del no-acceso (NDA) y serán mirados como característica intelectual por el fabricante. Su diseño físico será predefinido generalmente así que podrían ser llamados las “macros duras”.

Qué la mayoría de los ingenieros entienden como “característica intelectual“sea Corazones del IP, diseños comprados de terceros como subcomponentes de un ASIC más grande. Pueden ser proporcionados como descripción de HDL (a menudo llamada una “macro suave”), o pues un diseño completamente encaminado que se podría imprimir directamente sobre la máscara de un ASIC (a menudo llamada una macro dura). Muchas organizaciones ahora venden tal IP pre-diseñado, y organizaciones más grandes pueden tener un departamento o una división entero para producir tal IP para el resto de la organización. Por ejemplo, uno puede comprar las CPU, Ethernet, interfaces del USB o del teléfono. De hecho, la amplia gama de las funciones ahora disponibles es un factor significativo en el aumento fenomenal en electrónica en los últimos años 90 y el 2000s temprano; mientras que la característica intelectual toma mucho tiempo e inversión para crear, su reutilización y desarrollo posterior corta duraciones de ciclo del producto dramáticamente y crea productos mejores.

Las macros suaves son a menudo proceso-independiente, es decir, pueden ser fabricadas en una amplia gama de los procesos de fabricación y de diversos fabricantes.

Las macros duras son proceso-limitadas y el esfuerzo generalmente adicional del diseño se debe invertir para emigrar (puerto) a un diverso proceso o fabricante.

obleas del Multi-proyecto

Algunos fabricantes ofrecen las obleas del Multi-Proyecto (MPW) como método de obtaing prototipos del bajo costo. Las lanzaderas a menudo llamadas, estos MPW, conteniendo varios diseños, funcionamiento en regular, programar intervalos en un “corte y van” base, generalmente con responsabilidad muy pequeña de parte del fabricante. El contrato implica el montaje y el empaquetado de un puñado de dispositivos. El servicio implica generalmente la fuente de una base de datos física del diseño es decir. cinta de la generación de la información que enmascara o del patrón (PÁGINA). El fabricante se refiere a menudo como “fundición del silicio” debido a la implicación baja que tiene en el proceso. Vea también Multi viruta del proyecto.

Fabricantes de ASIC (fundiciones)

Referencias

  1. ^ a b Bola de Richard. "La promesa de Asic estructurado", Electrónica semanal, 2004-10-26. 

Lectura adicional

Vea también

Acoplamientos externos

v • d • e
Tecnologías de la CPU
Arquitectura
Paralelismo
Componentes
ALU · FPU · Procesador del vector · SIMD · pedacito 32/64-bit · Registros · Escondrijo · ASIC · FPGA · DSP · Microcontrolador · ASIP · SoC
Gerencia de la energía
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